【工程源碼】使PLL內部時鐘通過專用引腳輸出

本文和設計代碼由FPGA愛好者小梅哥編寫，未經作者許可，本文僅允許網絡論壇複製轉載，且轉載時請標明原作者。 在設計中，經常遇到需要將PLL的輸出時鐘通過FPGA的管腳輸出到外部供外部器件使用，例如SDRAM的同步時鐘腳，千兆以太網的GTXCLK時鐘。在大多數的情況下，我們隨便選擇一個腳將該時鐘引出，不會有任何問題，但是，在全編譯的時候，會報一個15064的警告，例如在千兆以太網系統中，輸出到千兆P

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