基於FPGA的內部IP核fifo信號仿真
1.fifo爲先進先出的ip核，與ram的不一樣的是，fifo只讀一次。緩存 將fifo放到一個模塊中，利用測試模塊產生fifo所須要的信號，此次調取的fifo ip核主要有輸入數據、寫使能信號、讀使能信號，以及、數據空狀態、數據滿狀態這5個輸入信號，這些信號須要在測試模塊中產生。fifo的寫使能處於高電平狀態、時鐘採集沿就會採集數據。測試 2.fifo模塊程序，調用ip覈對於ise要在
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