基於FPGA的卷積網絡加速設計

       答辯完了，放上來畢設的最後一部分內容，CNN的硬件加速。大多數論文采用的FPGA加速大多基於HLS或是OpenCL，用高級語言編寫的。我沒有接觸過，不知道轉化爲底層HDL效率如何。本科學了verilog，因此還是用的verilog HDL硬件語言設計的。        傳送門如下：https://github.com/hunterlew/convolution_network_on_

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