基於XILINX FPGA的卷積神經網絡（四）

最後也是最關鍵的，就是在fpga上搭建出卷積神經網絡的結構。 我使用的fpga是xilinx的xc6slx45，以下是最後的資源使用情況 其中設計最重要的就是解決二維卷積的問題，我採用了shift ram ip核 但是使用會遇到一個問題：需要剔除一些無效數據。 具體如下： 同時，這種結構也可以用在maxpooling上。 激活函數使用RELU，在verilog中只需要一行代碼就能搞定 整個設計用到

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