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Latch的產生和避免
時間 2021-01-17
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Latch的產生和避免 designer FPGA 1 人贊同了該文章 在FPGA設計或者IC設計中,latch是一種對脈衝電平敏感的存儲單元路徑,可以在特定輸入脈衝作用下改變電平。但由於往往設計爲同步設計,Latch不可避免的毛刺是不願意看到的;這種毛刺對下一級電路及時序收斂很不利,因而在設計中需要避免。 關於latch的產生,大多說人首先想到的是由於verilog代碼中在if-else結構中缺
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