基於XILINX FPGA的硬件設計總結之PCIE硬件設計避坑

       隨着FPGA的不斷髮展，FPGA本身自帶的PCIE硬核的數量越來越多，本文以ZU11EG爲例介紹，如何進行對應的硬件引腳分配。         設計目標：ZU11EG   FFVC1760封裝，掛載4組NVME,接口爲PCIE X4  ,          先我們先對ZU11EG的資源進行分析，在UG1075中我們可以清楚的看到其包含4個PCIE塊，分別位於X0Y2,X0Y3,XIY

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