Moelsim中無法仿真的問題

Modelsim中沒有自動顯示出仿真波形 最近在使用quartus編寫verilog時發現編譯通過了並且無報錯的情況下，RTL仿真沒有自動顯示出波形。發現是testbench文件中文件名和module後的文件名不一致導致的，附上以led爲例的解決辦法。 此時可以看到，文件通過了編譯。但是當我點擊RTL仿真之後卻看不到仿真界面。 可以看到，我的module名爲verilog1，而testbench文

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