vivado仿真出錯：[USF-XSim 62] 'compile' step failed with error(s) while executing
問題描述： 當我寫完設計文件和testbench文件之後，綜合與實現都能通過，但進行仿真時，報如下圖1的錯誤： 圖1 [USF-XSim 62] 'compile' step failed with error(s) while executing 'D:/0Verilog_Study/DVB-T2_prj/myself_qianduan/DVB-T2/DVB-T2.sim/sim_1/behav
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