採用FPGA IP實現DDR的讀寫控制的設計與驗證

   隨着高速處理器的不斷髮展，嵌入式系統應用的領域愈來愈普遍，數字信號處理的規模也愈來愈大，系統中RAM規模不斷增長，好比視頻監控、圖像數據採集等領域，圖像處理的實時性對RAM帶寬的要求不斷增長，傳統的SDRAM在帶寬上已經逐漸沒法知足應用要求，DDR SDRAM(雙倍速率SDRAM)採用在時鐘CLK信號的上升和降低沿，雙沿作數據傳輸；比傳統的SDRAM只在時鐘上升沿傳輸的方式，傳輸帶寬增長了一

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