DC之Multiple clocks-Synchronous

時間 2021-01-21

原文原文鏈接

實例：同步時鐘設計同源時鐘分頻得到不同時鐘頻率的時鐘。（圖中CLKA,CLKB,CLKC是由同一時鐘經DCM分頻得到generated clk，時鐘之間有固定的相位關係，此時的設計，如果需要保證一定的設計要求時，不能加set_false_path,需要DC去約束相應的路徑） Input Delay 當信號的時鐘未輸入時，可以通過設置virtual clocks解決輸入輸出偏移參考時鐘的問題。