VSTAR設計窗口及監測信號的選擇

通過狀態機轉換和定時間隔自動生成設計規則，VSTAR能夠監測FPGA上信號序列的發生順序以及從而判斷用戶設計是否存在邏輯錯誤或者系統漏洞，能夠大幅縮短調試周期。對於使用Xilinx  FPGA的系統，通過嵌入VSTAR IP來檢測信號序列是否正常。本節主要介紹VSTAR的設計窗口（Design Window）及如何嵌入VSTAR IP並選擇監測信號。 1. 設計窗口 在VSTAR 快速啓動窗口選擇

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