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【技術專欄】Vivado HLS 設計優化
時間 2021-01-17
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更多精彩內容,請微信搜索「FPGAer俱樂部」關注我們。 在使用高層次綜合,創造高質量的RTL設計時,一個重要部分就是對C代碼進行優化。Vivado Hls總是試圖最小化loop和function的latency,爲了實現這一點,它在loop和function上並行執行儘可能多的操作。比如說,在function級別上,高級綜合總是試圖並行執行function。 除了這些自動優化,direc
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