TI的C665X_DSP芯片的DDR3配置

6655時鐘PLL配置與DDR3的配置 1       時鐘概述 PLL與PLL控制器的邏輯組成和處理流程如圖1所示。PLL控制器能夠通過PLLDIV1到PLLDIV16這些分頻器靈活便利的配置和修改內部的時鐘信號。PLL控制器也包含PLLM和SECCTL寄存器，如圖1所示，這些寄存器能夠配置好PLLM,OUTPUTDIVIDE和BYPASS的輸出。PLL控制器決定DSP核心，外設或者其他模塊的輸

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