在利用Verilog寫狀態機過程中遇到的一些小問題的總結

最近這幾天自己寫了一個spi的驅動，但是寫的過程中遇到了不少的小問題，給我卡了最長時間的就是這個狀態機跳轉的問題。在經過七八個小時的不斷修改下，終於可以了。 可能是之前寫這些時序都基本是照着別人的寫的，所以有很多細節處沒有注意到，今天完全獨立設計一個稍微複雜一點點的時序才意識到這些細節的重要，這也是在自己的思考的解決辦法和再次看了幾次之前仿照着別人一些教程寫的代碼的一些總結。希望能在大家的學習過程

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