Modelsim下進行功能仿真沒問題，但是在ISE綜合報錯，如何解決？

2018/08/29更新：Verilog HDL語言設計規範中講到：一個reg變量只能在一個always語句中賦值，下面的問題就違反了這個原則。this 更多規範見個人另外一篇博文：Verilog HDL 使用規範（一）spa 用狀態機描述轉移圖的方式，去設計一個模爲5的計數器。出現了一系列的問題，一度讓我崩潰。最終找到了問題的來源，且看問題以及排錯過程。.net 問題如題目，個人代碼爲：設計 `

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