Verilog電路設計小技巧之表達式位寬
–不積跬步無以至千里 記錄Verilog電路設計中的點點滴滴 今天想說說verilog中表達式的位寬問題，編碼過程中，經常會出現很多表達式位寬不匹配。基本上在跑lint的時候，只要一個表達式中有任意2個操作數的位寬不一致時lint都會報。但是實際上並非所有的位寬不匹配都有問題。如以下Warning： Warning類型的意思是邏輯中存在self-determined expression，需要好好
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