UVM和System verilog筆記總結（三）

常用的幾個phase 使用raise和drop標籤來讓phase機制同步運行。 斷言assertion有助於提高效率，定位報錯，在property裏面寫判斷語句。 上面的意思是sequence配合.ended語句判斷是否全部符合條件，驗證人員編寫端口的assertion。 |—>同一個時鐘沿觸發後面的句子 |=>下一個時鐘沿觸發後面的句子 判斷「|」前面的request是否爲高電平，然後觸發後面的

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