[轉] 用ModelSim仿真PLL模塊

由於要對FPGA讀寫SDRAM的工程進行調試，第一步就是驗證PLL模塊的功能，故結合網上找的一些資料，進行了如下PLL仿真實驗。 下面是仿真的全過程   首先，看一下Quartus中的PLL模塊： 從上面圖中可以看出：我的FPGA輸入時鐘是20MHZ，該PLL有三個輸出，其中 C0：5倍頻，100MHZ C1：1倍頻，20MHZ C2：5倍頻，100MHZ，同時相對於C0延時2ns，也就是72度的

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