異步FIFO（內有Verilog設計及仿真激勵代碼）

前言： FIFO本質爲RAM，分爲同步FIFO（SCFIFO）和異步FIFO(DCFIFO)，前者讀寫用同一個時鐘信號，後者則使用雙時鐘讀寫。不過同步FIFO實際運用中較爲少（可用作數據緩存），通常多用異步FIFO，由於在FPGA設計中，每每都是多時鐘系統，不多爲單時鐘（除非你單純作一個流水燈之類的簡單實驗）。這裏，筆者給你們作一個簡單的異步FIFO實驗，供你們參考。（在看這個實驗以前建議你們先學

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