數字邏輯設計保持時間和建立時間的概念詳解

建立時間：寄存器在時鐘沿來臨之前，輸入數據必須在建立時間之前保持穩定。 以上圖兩級寄存器爲例，分析建立時間。時鐘信號由於內部連線的原因，到達各個寄存器的時間不同，導致各個寄存器之間具有時間偏移量Tskew；第一級寄存器輸入D1到輸出Q1有個內部延時Tco；同樣由於組合邏輯運算（圖中未畫出）和內部走線的原因，數據從第一級寄存器Q1穿到第二級寄存器的輸入D2需要時間Tdelay。從以上分析可以得到數據

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