數字電路中的建立時間與保持時間

[轉載]allenwxh的163博客（ http://blog.163.com/allenwxh/blog/static/79372356200953111529497/ ） 建立時間與保持時間 時鐘 是整個電路最重要、最特殊的信號，系統內大部分器件的動作都是在時鐘 的跳變沿上進行, 這就要求 時鐘 信號時延差要非常小, 否則就可能造成時序邏輯狀態出錯；因而明確FPGA 設計中決定系統 時鐘 的因

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