Verilog代碼優化之case語句

Verilog代碼優化之case語句編程        題記：那天作完13路脈衝計數並寫入dual RAM模塊的設計後組長看了個人資源佔用，吃驚的說怎麼佔用資源這麼少啊，覺得我偷工減料了。呵呵，其實這個也是一直困擾初學者的一個課題，可綜合的verilog是一個，最優化的代碼也是一個，因此就想說說這方面的問題，算是本身攢的一點經驗分享吧，可能會有所欠缺或者說的不太對，還望EDN的各路高手指點。那就先

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