FPGA之PCIE硬件分配規則
FPGA之PCIE硬件分配規則 Vivado IP目錄提供的UltraScale Devices Gen3 PCIe集成模塊具有一定的佈局限制，也就是說不是所有的Quad都可以任意組合成8X或16X的PCIE。其規則有兩條： 規則1：PCIe接口的line 0僅限於GTH Quad上一個時鐘區域、PCI Express硬塊下的相同時鐘區域或一個時鐘區域（以下圖爲例，當使用PCIE X0Y4這個PC
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