verilog開發經驗小談

最近的工程均與FPGA有關，從前仿到綜合實現，以及在線的debug。期間遇到了許多問題，在老師的指導和本身的摸索下，將問題一一解決，從中受益頗多。特此開文以記錄二三。web *本文敘述順序聽從工程的順序，從基礎的代碼書寫以及前仿，到綜合實現，最後在線debug。 工程基於的軟件平臺主要爲vivado，主板爲ZC706，工程目標爲基於ZC706配置AD9364。*svg 1. 基礎部分 本部分不細分

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