Verilog入門

Verilog入門 1 關鍵字 1.1 module module()web …編程 endmodule數組 表明一個模塊，咱們的代碼寫在這個兩個關鍵字中間緩存 1.2 input output input關鍵詞，模塊的輸入信號，好比input Clk，Clk是外面關鍵輸入的時鐘信號；數據結構 output關鍵詞，模塊的輸出信號，好比output[3:0]Led; 這個地方正好是一組輸出信號。其中

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