verilog 入門教程

verilog 入門教程   1.1 什麼是Verilog HDL? 1.2 Verilog的歷史 1.3 Verilog的主要描述能力 2.1 Verilog-模塊 2.2 Verilog-時延 2.3 Verilog-assign語句 2.4 Verilog-initial語句 2.5 Verilog-always語句 2.6 Verilog的結構化描述形式 2.7 Verilog-混合設計描

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