DDS設計信號發生器

      module DDS(clk,rst,freq,pha,key,data);   input wire clk;              //時鐘   input wire rst;              //復位信號（低電平有效） input wire [6 : 0] freq;     //頻率控制信號  input wire [6 : 0] pha;      //相移變量

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