關於做者
Abhijit Athavale
Abhijit Athavale是Xilinx公司鏈接功能解決方案部市場營銷經理，其職責包括爲公司的高速串行和並行鏈接功能產品完成戰略開發、產品定位和營銷計劃。自1995年加入Xilinx以來，他擔任過營銷、應用和軟件工程方面的多種職務。以前，Athavale曾任Meltron公司研發工程師之職，主要設計通訊產品。他擁有印度旁尼大學電子工程學士學位和德克薩斯農業大學電子工程碩士學位。他是一名頗有造詣的演說家和做家，發表了數篇論文。
web
I/O性能極限
輸入/輸出（ I/O）在計算機和工業應用中一直扮演着關鍵角色。可是，隨着信號處理愈來愈複雜，I/O通訊會變得不可靠。在早期的並行I/O總線中，接口的數據對齊問題影響着與外部設備的有效通訊。而且，隨着更高的傳輸速度在數字設計中日漸普及，對信號延遲的管理也變得困難重重。
針對I/O的數字設計解決方案
數字電路設計者採用了一系列方法來提升信號速度和消除I/O問題。例如，採用差分信號處理來提升芯片間的通訊速度。信號同步、源同步和自同步之類的設計方法改善了內部IC（集成電路）通訊，在知足計算機行業所需速度的前提下，提供了可靠的輸入/輸出。 編程
千兆位級串行技術介紹
圖1-1爲典型的數字信號。 api
注意圖中列出的時間測量值：微信
TR = 20 ps
TF = 20 ps
TWIDTH = 0.10 ns網絡
這些值描繪出了一個變化很快的波形。圖1-2添加了做爲參考的歷史信號，以便說明該波形的變化有多快 。架構
大多數信號的上升時間甚至不能在這個信號的五個比特週期內結束。那麼，爲何要討論這個信號呢？由於它表明了數字 I/O 領域最熱門的潮流——千兆位級串行通訊。
這類信號在市場上引發軒然大波。它被普遍採用，從局域網（ LAN）設備到尖端醫療成像設備，再到先進的戰鬥機技術，不一而足。千兆位級信號迅速成爲延伸信息化時代的關鍵因素。爲了解這一飛速發展的科技進步技術，讓咱們首先回顧一下I/O設計的歷史。
性能
設計考慮
一般設計工程師都處於進退兩難的境地。一方面，他但願能堅持使用已通過驗證的、可靠的解決方案，由於這些方案的結果可靠並可以預見。另外一方面，他也必須努力改進各項參數性能，如：數據流、引腳數、電磁干擾（EMI）、成本和背板效率等。那麼，他會考慮使用千兆位串行輸入/輸出（I/O）嗎？
千兆位串行I/O的優點
千兆位串行I/O的主要優點是什麼？答案是：速度。在從片內/片外、板內/板外或盒內/盒外獲取數據時，沒有什麼技術能夠超太高速串行鏈路。這種技術的線速範圍爲1Gb/s~12Gb/s，有效負載範圍爲0.8Gb~10Gb，所以能夠進行大量的數據傳送。因爲引腳數較少、沒有大量的同時開關輸出（SSO）問題、 EMI較低且成本較低，因此高速串行就成爲了理所固然的選擇。當須要進行大量數據的快速傳輸時，使用千兆位級收發器（MGT）是個不錯的方法。讓咱們首先分析一下千兆位串行I/O的優點。
MGT：千兆位級收發器——千兆位級串行器/解串器(SERDES)的別名。接收並行數據，並容許在串行鏈路上進行大帶寬數據傳輸。
最大數據流
某些大型可編程邏輯器件具備20個或更多個10Gb串行收發器，能夠實現總帶寬爲200Gb/s的輸入和輸出。不過那只是極端狀況，咱們來看一個應用實例，它向咱們展現了串行I/O的速度是如何幫助系統架構師、電路板設計師和邏輯設計師的。 大數據
缺點是什麼？
在咱們認爲千兆位級串行I/O技術出色的近乎不真實以前，來看看它的弊端吧。設計中，首先我 們必須密切注意信號完整性問題。例如，有個供應商報告說，他們第一次試圖將高速、千兆位級串行設計用於某種特定應用時，失敗率爲90%。爲了提升成功率，咱們可能須要進行模擬仿真，並採用更復雜的新型旁路電路。事實上，咱們甚至須要對旁路電路進行仿真和建模。並且，阻抗控制的 PC(印刷電路)板、高速鏈接器和電纜的費用較高。咱們必須處理數字仿真中的複雜性和時基較小的問題。而且，在利用預設協議的時候，必須爲集成過程計劃時間，而且爲協議的開銷安排額外的邏輯電路或 CPU 時鐘週期。
千兆位I/O用於何處？
起初，千兆位級串行器/解串器（SERDES）僅侷限於用在電信行業和少數縫隙市場（如廣播視頻）。現在， MGT應用出如今電子行業的各個角落——軍事、醫療、網絡、視頻、通訊等等。
MGT也能夠用於背板或機箱之間的PCB上。對於電子行業的發展前景而言， MGT相當重要。下面是採用千兆位級SERDES的行業標準示例。
• 光纖通道（FC）
• PCI Express
• RapidIO串行
• 先進交換互連（Advanced Switching Interface）
• 串行ATA
• 1-Gb以太網
• 10-Gb以太網(XAUI)
• Infiniband 1X、 4X、 12X
芯片到芯片
SERDES最初用於盒間通訊。可是，由於它能出色地處理同一塊電路板上的芯片間通訊，於是在市場上引發了轟動。先前，芯片間通訊僅採用並行技術。用於串行化和解串行化的邏輯門數量遠遠超過了因引腳數目減小而節省的邏輯門數量。
可是，採用深亞微米結構，就能夠在極小的芯片上得到數量驚人的邏輯門電路，從而使SERDES也可以以極低的芯片成本實現。除此以外，對I/O帶寬日益增加的需求使得SERDES迅速成爲進行芯片間大量數據傳輸的合理選擇。使用SERDES進行芯片間通訊具備以下好處：
• 引腳數：更小、更經濟的封裝。
• 引腳數：PCB層數減小。
• 更小的封裝：電路板更小、更經濟；設計更緊湊。
• SSO：較少的引腳和差分信令消除了SSO問題。
• 功耗：一般，高速串行鏈路的功耗要小於並行鏈路。這一特色在一些有源偏置/終端的高速並行標準，例如高速晶體管邏輯（HSTL）中尤其明顯。
• 內含控制線路：一般，並行接口除了數據線外，還須要一些控制線和使能線。大多數協議下使能和控制性能均可以嵌入到串行鏈路中。 spa
仍是老規矩，原文很長 很長 很長。。。。.net
連接: https://pan.baidu.com/s/1K0AVtbrwTJ7SzXbwnUWTWQ
提取碼: jx35
本文分享自微信公衆號 - OpenFPGA（OpenFPGA）。
若有侵權，請聯繫 support@oschina.cn 刪除。
本文參與「OSC源創計劃」，歡迎正在閱讀的你也加入，一塊兒分享。