[轉載]一個支持Verilog的Vim插件——AutoDef

原文地址：一個支持Verilog的Vim插件——AutoDef 做者：hover

支持一下四種類型的變量聲明:

1）時序always塊中的寄存器變量reg

2）組合always塊中的組合reg變量reg

3）assign語句中的網表wire

4）例化模塊的輸出端口wire

用戶在使用變量是須要在至少一個賦值語句的左邊或者右邊給出該變量的位寬，例如：

A <= 2'b01;

B[3:0] <= 0;

C[5] = 1'b1;

除非在其它語句給出了更高的位寬，不然變量A,B,C的位寬分別爲2,4,6。插件支持參數位寬，位寬須要出如今等式左邊，例如：

D[WIDTH:0] = 5；

E[2*WIDTH-1] = 1'b1；

變量D和E的位寬分別爲WIDTH+1和2*WIDTH。

插件會在/ * autodefine * /以後聲明全部變量。