[轉載]一個支持Verilog的Vim插件——前言

原文地址：一個支持Verilog的Vim插件——前言 做者：hover

隨着設計複雜度的增長，在書寫代碼中枯燥的重複性的勞動會愈來愈多。例如，例化若干個有上百個端口的子模塊，這個工做沒有任何創造性可言，並且幾乎100%會出錯誤。在verilog中每用到一個新變量都要實現聲明，而一個比較複雜的設計，有成百上千個變量都不稀奇。若是沒有一個自動化的輔助書寫工具，一個設計者花費在簡單重複工做的時間甚至會大於花費在創造性工做上的時間！

對於這個問題Emacs提供了一些很是有用的功能，好比自動例化。惋惜，Emacs界面並不十分友好，並且其提供的功能也十分有限。

相對於Emacs，Vim更爲廣泛，至少我更偏心Vim。我想花些時間寫一個自動化的Verilog編輯插件是頗有必要的。

下載地址：

http://www.vim.org/scripts/script.php?script_id=2372