IBUFDS、IBUFGDS和OBUFDS

目前，大型設計通常推薦使用同步時序電路。同步時序電路基於時鐘觸發沿設計，對時鐘的週期、佔空比、延時和抖動提出了更高的要求。 爲了知足同步時序設計的要求，通常在FPGA設計中採用全局時鐘資源驅動設計的主時鐘，以達到最低的時鐘抖動和延遲。  FPGA全局時鐘資源通常使用全銅層工藝實現，並設計了專用時鐘緩衝與驅動結構，從而使全局時鐘到達芯片內部的全部可配置單元(CLB)、I/O單元(IOB)和選擇性塊R

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