testbench自動讀取文本中的參數方法

在做Verilog驗證時，如果設計的規模不大，那我們可以搭建一個testbench來驗證設計。如果驗證的模塊有很多參數，那麼我每驗證一個case，都需要改一些參數，這樣效率會很低，而且很容易出錯。很容易出現debug半天發現自己的某一個參數和reference的參數設置的不一樣。下面提出了自動從reference生成的文本中讀取參數，保證了reference和dut的參數一樣，可以減少錯誤，提高驗

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