Quartus使用Testbench方法（自動生成模板後的操作）

時間 2021-01-04

標籤 FPGA/Verilog fpga verilog 简体版

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Quartus ii版本是13.01，原工程文件名爲ex，Quartus要求最頂層.v文件名要與工程名相同，因此頂層.v文件名爲ex.v ==== Step1 ==== Processing -> Start -> Start Testbench Template Writer生成針對工程的Testbench模板文件。使用File -> Open打開在工程的simulation目錄下的Testb

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