zynq FPGA學習雜談記錄

1. 關於XADC異步 zynq及7系列FPGA均包含一個XADC硬核模塊，含2個12-bit 1MSPS A/D，這東西能夠不例化就能正常工做，但若想經過FPGA邏輯訪問狀態寄存器，則必須例化ui 2. Build-in FIFOspa 注意：對於CoreGen FIFO生成器生成的異步時鐘FIFO，在仿真時不要給同源時鐘，不然寫數據時會多寫1個數it 7系列 1塊RAMB36的構成爲：RAMB

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