基於TimeQuest Timing Analyzer的時序分析筆記（三）
基於TimeQuest Timing Analyzer的時序分析筆記（三） 本篇內容在前篇基礎上介紹優化，並介紹基於chip planner查看更實際的邏輯連接。 上一篇是對時鐘進行了設置，在時序優化時通常採用加約束或者修改代碼插入寄存器方法，改爲流水線結構；優化代碼最主要方法就是優化關鍵路徑。 首先聲明：內容只是簡單介紹時序優化中的方法流程，工具使用及查看時序報告，介紹層面沒有深入，需要更多學習
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