時序分析基礎(3)----output_delay

output_delay 分析模型 output_delay 的時序分析模型如上圖所示，可以看到再進行IO之間的時序分析時，其模型於前面介紹的input_delay時序分析的模型是十分類似的。只不過再output_delay的分析中，上游芯片換成了FPGA，其內部的時序參數在使用時序分析工具進行分析時是已知的。下游芯片和PCB走線延時的時序參數在時序分析工具中不確定，因此纔有了對於FPGA的輸出數

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