Allegro 反射仿真--仿真設置

1、打開BRD文件

 

打開PCB SI，啓動Cadence Product Choices界面，如圖1-1所示，通常咱們選擇Allegro PCB SI 630(SPECCTRAQuest)，具體以下圖所示：

 

 

接着，選擇File->Open,打開所要仿真的BRD文件，此時，出現下圖所示界面：

 

 

 

 

2、模型庫添加

 

在SPECCTRAQuest界面下，點擊Analyze->SI/EMI Sim下的Library,. 添加模型的DML格式文件，以下圖所示:

 

 

添加完成後，點擊OK按鈕。

 

3、疊層的設置

 

點擊Setup->Cross-section,進行疊層的設置，其界面以下圖所示：

 

 

 

參數設置好了以後，點擊該窗口左下角的OK按鈕關閉Layout Cross Section 窗口，這樣疊層就設置完畢。

 

注：上圖的Impedance 列表沒必要輸入，它是根據前面輸入的介質厚度、線寬和銅厚自動計算出來的，咱們每改動一個參數的時候，按一下鍵盤的Tab 鍵，Impedance 值就會動態的改變，這樣也能夠驗證PCB 加工廠家提供的疊層參數是否正確。一般計算出的阻抗值與指望值只要差異不是太大，咱們都認爲其是正確的，由於每一個PCB 加工廠家的工藝水平不一樣，實際生產出的PCB 的阻抗值與Cadence 理論計算出來的阻抗值確定是有必定的誤差的。

 

 

4、電源層的設置

 

點擊Logic->Identify DC Nets,出現以下圖所示界面：

 

 

對於仿真中不涉及到的電源網絡能夠不進行設置，但若是你對芯片所接的網絡不是很清楚，那麼建議把全部DC網絡的電平值都輸入。

 

5、元件模型分配

 

點擊Analyze->SI/EMI Sim->Model,其界面以下圖所示：

 

 

對於阻容類的元件，通常是須要自已建立模型的，而IC類器件則是爲其分配現有的模型。

 

a) 排阻模型的加載

 

點擊Creat Model,出現以下圖所示界面：

 

 

點擊OK，出現下圖所示界面：

 

 

 

點擊OK完成建立後，能夠在圖3-4的界面上點擊Edit Model，對模型進行編輯，具體以下圖所示：

 

 

 

對於阻容類的其它元件，建立過程與之相似，故再也不贅述

 

b) IC模型的加載

 

選擇Find Model,出現以下圖所示界面：

 

 

配製好模型後，點擊Close，OK，完成配置。

 

 

6、網絡的檢查

 

當爲各個器件分配完模型後，有必要對其進行檢查。具體可經過以下步驟實現。

 

a) 模型分配狀況檢查

 

點擊Analyze,->SI/EMI Sim->Audit,再選擇Net Audit.出現以下圖所示界面：

 

 

 

點擊Audit selected net,出現以下圖所示的報告：

 

 

網絡的檢查，可分單根信號線和一組信號線。在具體的仿真中，可先設置一組信號，對其檢查，若是發現該組有錯誤或警告信息，再經過這些信息，對照原理圖，肯定有問題的網絡，再對其進行檢查。這樣，比單一網絡逐根仿真效率要高些。

 

以下所示，爲建立一組網絡的過程。

 

點擊Logic,選擇Creat List of Nets,以下圖所示：

 

 

此後的操做步驟之上面相似。

 

對於疊層、電源層、模型分配及網絡檢查，也可能過以下設置一步步的實現。

 

點擊Tools->Setup Advisor,出現以下圖所示界面：

 

 

按照上圖所示的步驟一步步的作，最後也能夠完成上述相關的設置。

 

 

 

b) Class 屬性檢查

 

在SPECCTRAQuest下，選擇Logic->Parts List,進入下圖所示界面：

 

 

 

對於IC類元件，Class屬性爲IC。

 

對於阻容類元件，Class屬性爲DISCRETE。

 

對於鏈接器，Class屬性爲IO。

 

c) Pin屬性檢查

 

選擇Logic->Pin Type,以下圖所示：

 

 

注：對於IBIS模型裏定義管腳Type爲BI，則可在此改成IN或OUT；若IBIS模型裏定義管腳Type爲OUT，則在此不能改成BI，不然在後續仿真中會出錯。即在此頁面下，只能把管腳的Type屬性範圍改小，不能變大。

 

7、其它參數的設置

 

點擊Analyze->SI/EMI Sim->Preferences,在Simulation下，以下圖所示：

 

 

Pulse cycle count：經過指定系統傳輸的脈衝數目來肯定仿真的持續時間。

 

Pulse Clock Frequency：肯定仿真中用來激勵驅動器的脈衝電壓源的頻率。

 

Pulse Duty cycle：脈衝佔空比。通常芯片取0.5。

 

Pulse/Step offset：脈衝偏移量，用來控制主網絡驅動器與相鄰網絡驅動器之間的激勵時間差。若是該值爲正，則相鄰網絡驅動器在主網絡驅動器以後產生激勵。

 

Fixed Duration：指定仿真的持續時間長度。若是該值未肯定，則仿真器動態的爲每一次仿真選擇時長。當該值肯定時，仿真運行的時間就爲該項中所肯定的固定時間長度。此項值的大小與波形文件的大小成正比。

 

Waveform Resolution(Time)：波形分辨率，決定仿真過程當中產生波形的採樣數據點的多少。

 

Run Simulation in Debug mode：當選擇該模式時，在仿真前仿真器會執行該網絡的正確性檢查，在檢查經過後才進行仿真。

 

在DevicesModels下，以下圖所示：

 

 

Buffer Delays 緩衝器延時選擇。

 

From library 是從庫中獲取；

 

On-the-fly 是根據測試負載的參數計算出Buffer Delay 曲線；

 

No Buffer Delay 不考慮緩衝延時。

 

在實際應用時，咱們均是經過器件的DATASHEET 查出測試條件由軟件自動計算出Buffer Delay 曲線，所以該項一般設爲On-the-fly.

 

在InterconnectModels下，以下圖所示：

 

 

Unrouted Interconnect Models 組合框（對於PCB 板中未連線的信號，採用如下參數）：

 

Percent Manhattan： 設定未鏈接的傳輸線的曼哈頓距離的百分比，缺省爲100%。

 

Default Impedance： 設定傳輸線特性阻抗，默認爲60ohm。

 

Default Prop Velocity：默認傳輸速度。

 

Routed Interconnect Models 組合框（對於PCB 板中已連線信號，採用如下參數）：

 

Cutoff Frequency：代表互連線寄生參數提取所適應的頻率範圍，缺省爲0GHz。在對IBIS的PACKEG 等寄生參數進行RLGC 矩陣提取時，爲了避免考慮頻率的影響將截止頻率設爲0，此時的矩陣不依賴於頻率，而且提取速度較快，但精度稍差。當設置了截止頻率後，RLGC 矩陣將是綜合矩陣，它將基於頻率的參數影響，考慮了頻率參數影響的RLGC 矩陣具備較高的精度，但提取速度較慢。若是對該值設置，通常建議設置該值不要超過期鍾頻率的三倍。

 

Shap Mesh Size：代表將線當作銅皮的邊界尺稱範圍，即標明做爲場分析的最大銅箔尺寸。若是線寬大於這個尺寸值，則使用封閉形式公式進行模型提取，缺省爲50mil。

 

Via Modeling：代表所採用的過孔模型。

 

Fast Closed Form：場模擬程序實時產生一個過孔子電路而並無創建一個近似的RC 電路，這樣節省了仿真時間，但沒有使用模型那麼準確。

 

Ignore Via：忽略過孔的影響。

 

Detailed Closed Form：在互連模型庫中尋找相近似的過孔模型，若是沒有合適的模型，則由場模擬程序產生一個由近似RC 矩陣組成的過孔模型並存儲在模型庫中。

 

Diffpair Coupling Window：差分對耦合窗口，代表用來定位差分對相鄰網絡的基於最小耦合長度的研究窗口的尺寸，缺省值爲100 mils。

 

Topology Extraction

 

Differential Extraction Mode：當選中時，規定差分網絡只能被看成一對線提取。當不選時，差分網絡能單獨地提取。

 

Diffpair Topology Simplification ：差分拓樸的簡化模式，規定首先用提取拓樸的全部耦合路徑的最小距離計算，而後不平衡的最大長度爲這個最小距離的幾倍（默認爲8）