verilog常用語法一讓您的FPGA設計更輕鬆

verilog常用語法一讓您的FPGA設計更輕鬆 作者：lee神 1 參數化     FPGA 設計的硬件語言Verilog中的參數化有兩種關鍵詞：define 和 paramerter,參數化的主要目的是代碼易維護、易移植和可讀性好。     Parameter關鍵詞類似於C語言中的形參可在其他模塊調用時實例化參數，這個參數在運行過程中不能修改，在編譯時就已經確定好了。 示例：   模塊引用如下

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