FPGA 基礎知識筆記2

1、Verilog語法的基本概念 1.Verilog HDL程序是由模塊組成的。每一個模塊的內容都是位於module 和 endmodule兩個語句之間。每一個模塊完成特定的功能。 2.模塊是能夠進行層次嵌套的，所以大型的數字電路能夠分割成不一樣的小模塊來實現特定的功能。 3.Verilog模塊能夠分紅兩種類型，一種是爲了讓模塊最終能生成電路的結構；另外一種是爲了測試所設計的電流的邏輯功能是否正確

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