不同的verilog代碼風格看RTL視圖之二

這次要說明的一個問題是我在做一個480*320液晶驅動的過程中遇到的，先看一個簡單的對比，然後再討論不遲。 本文引用地址： http://www.eepw.com.cn/article/268630.htm 　　這個程序是在我的液晶驅動設計中提取出來的。假設是x_cnt不斷的增加，8bit的x_cnt加一個週期回到0後，y_cnt加1，如此循環，本意是要讓下面的dout信號只有在x_cnt>=5

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