Verilog RTL 代碼設計新手上路
1. 做一個4選1的mux，並且進行波形仿真 和2選1的mux對比，觀察資源消耗的變化： 實驗分析：4選1的mux實際上就是在2選1的mux上進行拓展，選用2位的控制信號控制4位輸入信號的選擇輸出 實驗代碼設計如下： RTL視圖如下： 波形仿真結果如下： 資源消耗變化如下： 4選1的mux 2選1的mux 2. 編寫一個4X4路交叉開關的RTL，然後編譯，看RTL View 比
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