SPI通訊實驗---verilog(FPGA做爲從機，使用可讀可寫)

   本實驗講究實用性，故設計思想爲：主機先向從機發送地址，如果向從機寫入數據，則向從機發送數據，如果讀取從機數據，則向從機發送時鐘，而後在時鐘降低沿讀取數據便可。cs信號上升沿做爲SPI通訊的結束信號。rom程序只是作測試使用。html  每次發送16個時鐘信號，前八個是地址和命令，後八個是數據。其中：前8個時鐘接受的數據的最高位決定着此次通訊是讀取數據仍是寫入數據，最高位爲1，則是讀取數據，爲

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