[Verilog]如何使用signed wire
[Verilog]如何使用signed wire signed的意義 *signed wire* *例圖* signed的意義 通過signed來標識變量（reg或wire）是否通過補碼方式表徵，其中值得指出的是signed標識wire變量時，wire本質上只是一些連線並無存儲功能，所以當它們組合時，wire並不會產生編碼邏輯（如unsigned reg連接signed wire時，並不會把原碼轉
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