[ip核][vivado]Block Menory Gennerator 學習

<劉東華的xilinx系列FPGA芯片IP核詳解>讀書摘錄： 1. 2. 3. 4.單端口ROM的仿真     值得注意的地方：1)busy信號（高有效）在最初是低，隨後在rsta信號（高有效）拉低後持續了一段時間才變低。                                2）用於data輸出的douta信號慢了addra一個時鐘週期。 參考資料： 1.使用matlab製作coe文件

>>阅读原文<<