常見IC設計/FPGA面試問題之：setup/hold/recovery/removal check時序分析

原文：http://blog.csdn.net/verylogic/article/details/14261989?reload 任何學FPGA的人都跑不掉的一個問題就是進行靜態時序分析。靜態時序分析的公式，老實說很晦澀，而且總能看到不同的版本，內容又不那麼一致，爲了徹底解決這個問題，我研究了一天，終於找到了一種很簡單的解讀辦法，可以看透它的本質，而且不需要再記複雜的公式了。 我們的分析從下圖開

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