RTL設計指南---verilog
按照本章給出的設計指南進行編碼，可使HDL代碼具有良好的可讀性、可修改性，並且利於DFT、仿真和綜合。 （一）命名規則 在開始進行RTL設計前， 要統一命名規則， 最好以文檔的形式給出。使用一致的命名規則有利於理解。下面給出一些命名規則： 1）在對模塊、寄存器、wire進行命名時，要使用有意義的名稱，例如，對於一個數據寬度爲100位的乘法器， 可命名爲mult-100x100。 2） 寄存器、端口
相關文章
- 1. Verilog RTL 代碼設計
- 2. Verilog RTL 代碼設計新手上路
- 3. 2：Verilog RTL 代碼設計新手上路
- 4. Swift設計指南
- 5. iOS 設計指南
- 6. PCB設計指南
- 7. IOS設計指南
- 8. CSS設計指南
- 9. RTL設計之設計規範
- 10. RTL設計基礎（一）
- 更多相關文章...
- • 網站建設指南 - 網站建設指南
- • SQL 指南 - 網站建設指南
- • 算法總結-雙指針
- • IntelliJ IDEA代碼格式化設置
相關標籤/搜索
每日一句
-
每一个你不满意的现在，都有一个你没有努力的曾经。
歡迎關注本站公眾號,獲取更多信息
相關文章
- 1. Verilog RTL 代碼設計
- 2. Verilog RTL 代碼設計新手上路
- 3. 2：Verilog RTL 代碼設計新手上路
- 4. Swift設計指南
- 5. iOS 設計指南
- 6. PCB設計指南
- 7. IOS設計指南
- 8. CSS設計指南
- 9. RTL設計之設計規範
- 10. RTL設計基礎（一）