PLL與MMCM區別
PLL輸出時鐘和輸入時鐘之間的相位關係是位置的，但MMCM是可以選擇對齊輸入輸出相位的。 同時PLL只有兩個輸出時鐘，而MMCM有6個。 在Xilinx的FPGA中，時鐘管理器稱爲Clock Management，簡稱CMT。我們所用到的DCM / PLL / MMCM都包含在CMT中。 DCM是比較早的FPGA中使用的，某些Sparten-3和Virtex-4，後面的器件不再使用了。在Vir
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