集成電路中測試概述（二）

這篇文章主要講一下基於掃描路徑的可測性設計。 對於一個組合邏輯的電路，電路中的故障可以通過輸入端口施加向量進行激勵。而對於一個複雜、端口有限的時序電路，只能採用基於掃描路徑的可測性設計方法來實現對電路的可控制性和可觀測性。在該方法中首先需要將非掃描單元如寄存器用掃描單元取代，如下圖所示：   這種結構非常簡單，但卻非常巧妙。當電路中的寄存器用掃描寄存器取代以後，在掃描模式下，電路中的時序路徑可以變

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