Verilog實現現在每隔500ms翻轉一次

1.第一個.v文件 module counter(clk50M,Rst_n,led); input clk50M; input Rst_n; output reg led; //輸出爲寄存器型 reg [24:0] cnt ; //計數器計數進程 [email protected](posedge clk50M or negedge Rst_n) begin if(Rst_n1’b0) cnt<=

>>阅读原文<<