FPGA數字信號處理（二）並行FIR濾波器Verilog設計

該篇是FPGA數字信號處理的第二篇，選題爲DSP系統中極其經常使用的FIR濾波器。本文將簡單介紹FIR濾波器的原理，詳細介紹使用Verilog HDL設計並行FIR濾波器的流程和方法。接下來幾篇會介紹串行結構FIR的Verilog設計、使用Quartus和Vivado的IP核設計FIR的方法。web 數字濾波器 數字濾波器從實現結構上劃分，有FIR和IIR兩種。FIR的特色是：線性相位、消耗資源多

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